讲义：数字集成电路设计 - 第二章 MOS 晶体管原理
导言 🧐
欢迎来到《数字集成电路设计》的第二章。本章将深入探讨现代数字集成电路的基石——MOS 晶体管 (Metal-Oxide-Semiconductor Field-Effect Transistor)。理解 MOS 晶体管的工作原理，对于掌握数字电路的设计、分析与优化至关重要。我们将从最理想化的长沟道模型出发，逐步引入实际器件中存在的各种非理想效应，最终将这些知识应用于分析最基本的数字逻辑单元——CMOS 反相器。
第一章：MOS 晶体管基础与理想模型 🌱
1.1 MOS 晶体管的基本认识
1.1.1 核心概念 【重点】
- 多数载流子器件：MOS 晶体管是一种多数载流子器件。这意味着它的导电主要是通过一种类型的载流子（电子或空穴）来完成的。
- 电压控制器件：其核心工作原理是，源极 (Source) 和漏极 (Drain) 之间导电沟道的电流大小，受到栅极 (Gate) 电压的精确控制。
- 两种基本类型：
- nMOS (n-channel MOS)：在 p 型半导体衬底上构建。其多数载流子为电子。通常用于实现下拉网络。
- pMOS (p-channel MOS)：在 n 型半导体衬底上构建。其多数载流子为空穴。通常用于实现上拉网络。
1.1.2 器件结构与符号 【了解】
MOS 晶体管通常是一个四端器件，包括栅极 (G)、源极 (S)、漏极 (D) 和体/衬底 (B, Body)。在数字电路中，体端通常连接到固定的电位（nMOS 接地，pMOS 接电源），因此常被简化为三端器件。
- 对称性：物理上，源极和漏极是高度对称的。它们的区分是基于工作时的电位高低：
- 对于 nMOS，源端是 S/D 两端中电平较低的一端。
- 对于 pMOS，源端是 S/D 两端中电平较高的一端。 ![[Pic/Pasted image 20251008192333.png]] ![[Pic/Pasted image 20251008192326.png]] [图 4: nMOS 与 pMOS 晶体管的电路符号及电流方向]
1.2 MOS 管的工作原理：一个简单的 MOS 结构 【重点】
我们可以通过分析一个简化的 MOS 电容结构来理解其核心工作机制，尤其是阈值电压 的形成。
- 积累 (Accumulation) 状态：当栅极电压 时，负电荷聚集在栅极上。p 型衬底中的多数载流子（空穴，带正电）被吸引到栅极下方的半导体表面，形成积累层。（如图 5(a) 所示）
- 耗尽 (Depletion) 状态：当施加一个小的正栅压 时，栅极上的正电荷会排斥 p 型衬底中的空穴，在栅极下方形成一个几乎没有可移动载流子的区域，称为耗尽区。（如图 5(b) 所示）
- 反型 (Inversion) 状态：当栅极电压进一步增大，使得 时，栅极强大的正电场不仅排斥空穴，还会吸引半导体中的少数载流子（电子）。当电子浓度超过原有的空穴浓度时，栅极下方的半导体表面就“反转”成了 n 型，形成了一个连接源和漏的导电沟道（Channel）。这个状态被称为反型。（如图 5(c) 所示）
【核心考点】
阈值电压是使 MOS 管栅极下方半导体表面从耗尽状态刚刚进入反型状态所需的栅源电压。它是开启晶体管的临界电压。 的值主要取决于半导体衬底的掺杂浓度和栅极氧化层 () 的厚度。 ![[Pic/Pasted image 20251008192619.png]] [图 5: 简单 MOS 结构在不同栅压下的三种状态] ![[Pic/Pasted image 20251008192629.png]]
1.3 nMOS 晶体管的三个工作区域 【核心考点】
在栅源电压 （即沟道已形成）的前提下，nMOS 晶体管的工作状态由其漏源电压 决定。
截止区 (Cut-off)
- 条件：
- 行为：栅压不足以形成导电沟道，源漏之间几乎没有电流流过 ()。晶体管处于“关断”状态。（如图 6(a) 所示）
线性区 (Linear/Triode Region)
- 条件： 且
- 行为：源漏之间存在连续的导电沟道。 随 的增加而近似线性增长。此时，晶体管表现得像一个压控电阻。（如图 7(c) 所示）
饱和区 (Saturation)
- 条件： 且
- 行为：当 增大到一定程度时，靠近漏极一侧的沟道会发生夹断 (Pinch-off)。此时，漏极电流 不再随 增加而显著增加，达到饱和。晶体管表现得像一个压控电流源，其电流主要由 控制。（如图 7(d) 所示） ![[Pic/Pasted image 20251008192825.png]] [图 8: MOS 晶体管三个工作区域的总结图示]
1.4 长沟道晶体管的 I-V 特性（理想模型） ⚡️
1.4.1 主要物理参数 【了解】
- : 沟道长度 (Channel Length)
- : 沟道宽度 (Channel Width)
- : 栅氧厚度 (Gate Oxide Thickness)
- : 电子迁移率 (Electron Mobility)
- : 单位面积的栅氧电容, ![[Pic/Pasted image 20251008192941.png]] [图 10: MOS 晶体管的关键物理尺寸]
1.4.2 I-V 方程推导的核心思想 【了解】
漏极电流 的本质是沟道中的电荷 () 在漏源电场 () 作用下漂移产生的。 其中，载流子速度 。通过对沟道电荷和电场进行积分，可以得到 I-V 方程。
1.4.3 理想 I-V 模型总结 【核心考点】
我们通常将 定义为 nMOS 的增益因子。
线性区 ( and ):
饱和区 ( and ):
理想情况下，饱和电流与 无关。电流与 呈平方关系。 ![[Pic/Pasted image 20251008193831.png]] [图 13: 理想长沟道 nMOS 晶体管的 I-V 特性曲线]
1.4.4 pMOS 管的 I-V 特性 【重点】
pMOS 管的 I-V 特性与 nMOS 完全相反，所有电压和电流的符号都需要取反。其工作条件判断时需使用绝对值，例如 pMOS 开启条件为 。
一个关键区别是，空穴的迁移率 远小于电子的迁移率 （通常 ）。这意味着，在相同的尺寸 () 和电压下，pMOS 提供的电流能力要弱于 nMOS。为了获得对称的驱动能力（例如在反相器中），通常需要将 pMOS 的宽度设计得比 nMOS 更大。 ![[Pic/Pasted image 20251008194003.png]] [图 14: nMOS 与 pMOS 的 I-V 特性对比]
1.5 MOS 晶体管的 C-V 特性（电容模型） 🔌
【重点】MOS 晶体管的每个端口对其他端口都存在寄生电容，这些电容是非线性的，与晶体管的工作电压和状态有关。它们是影响电路开关速度和功耗的关键因素。
- 栅电容 ()：是所有电容中最重要的部分，主要由栅极与下方沟道/衬底形成的电容构成。
- 本征电容：栅与沟道之间的电容 (, )。
- 覆盖电容：栅极与源/漏扩散区重叠部分形成的电容。
- 扩散电容 (又称结电容)：源/漏扩散区与衬底之间形成的 p-n 结电容 (, )。
MOS 电容在不同工作区的近似值 ()：
![[Pic/Pasted image 20251008205409.png]]
注意：饱和区时，由于沟道在漏端夹断，栅与漏之间不再有本征电容。
[图 20: 不同状态下 MOS 栅电容的典型值] [图 21: MOS 晶体管的简化电容模型示意图]
第二章：非理想 I-V 效应（短沟道模型） 📉
知识回顾：理想的长沟道模型假设饱和区电流与 无关，且电流与 呈完美的平方关系。然而，随着工艺尺寸的不断缩小，晶体管的沟道长度 变得非常短，一系列“短沟道效应”开始显现，使得实际器件行为偏离理想模型。
2.1 迁移率退化与速度饱和 【重点】
迁移率退化 (Mobility Degradation)
- 原因：当栅源电压 很大时，会产生一个很强的纵向电场（垂直于沟道）。这个强电场会将载流子不断地推向栅氧界面，导致它们与界面频繁发生散射，从而降低了其沿沟道方向移动的有效迁移率 。
- 影响：使得在高 下，实际电流的增长小于理想的平方率。
速度饱和 (Velocity Saturation)
- 原因：当沟道长度 很短或 很大时，横向电场（沿沟道方向）会变得非常强。当电场强度超过临界值 后，载流子的漂移速度将不再随电场增加而增加，而是达到一个饱和速度 。
- 影响：这是最重要的短沟道效应之一。它使得饱和电流的增长从与 成正比（平方关系），转变为近似与 成正比（线性关系）。这极大地限制了短沟道器件所能提供的最大电流。 ![[Pic/Pasted image 20251008210548.png]] ![[Pic/Pasted image 20251008210801.png]] [图 25 & 28: 速度饱和对 I-V 曲线的影响，长沟道 vs 短沟道]
2.2 沟道长度调制 (Channel Length Modulation) 【重点】
- 原因：在饱和区，理论上沟道在漏端被夹断。实际上，夹断点和漏极之间存在一个耗尽区。当 进一步增大时，这个耗尽区的宽度会增加，从而使得有效的沟道长度 变短。
- 知识回顾：在理想 I-V 模型中，。
- 影响：由于 减小，饱和电流会随着 的增加而略微增大，而不是保持恒定。这使得晶体管在饱和区的输出电阻不再是无穷大。
- 修正后的饱和区电流公式为：
- 其中 是沟道长度调制系数，与沟道长度 成反比。沟道越短，该效应越明显。
[图 31: 沟道长度调制效应示意图]
2.3 阈值电压效应 【重点】
体效应 (Body Effect)
- 原因：理想情况下，我们假设源极和衬底（体）是相连的 ()。但当源极电位高于衬底电位时 ()，会加宽沟道下方的耗尽层，使得形成反型沟道需要更高的栅压。
- 影响：阈值电压 会随着源-体电压 的增加而增高。
- 公式：
- 这个效应对堆叠的 nMOS 管（例如 NAND 门）或传输管的性能有显著影响。
漏致势垒降低 (DIBL - Drain-Induced Barrier Lowering)
- 原因：在短沟道器件中，漏极电压 产生的高电场会影响到源极附近的势垒，相当于帮助栅极来吸引电子形成沟道。
- 影响：阈值电压 会随着漏极电压 的增加而降低。这使得晶体管更容易被开启，加剧了亚阈值泄漏。
2.4 泄漏电流 (Leakage Current) 【核心考点】
在理想情况下，当晶体管处于截止区 () 时，电流为零。但在实际器件中，即使在关断状态下也存在多种微小的泄漏电流，它们是现代低功耗设计面临的主要挑战。
- 亚阈值泄漏 (Subthreshold Leakage)：当 略低于 时，虽然没有形成完整的强反型沟道，但仍存在一个弱反型层，导致源漏之间有微小的电流。该电流随 呈指数关系下降。
- 栅泄漏 (Gate Leakage)：当栅氧层 极薄时，电子有可能通过量子隧穿效应直接穿过栅氧层，形成从栅到衬底或沟道的泄漏电流。
- 结泄漏 (Junction Leakage)：源/漏与衬底之间形成的反偏 p-n 结所产生的泄漏电流。
[图 35 & 36: 泄漏电流的路径与亚阈值泄漏特性曲线]
第三章：应用：静态 CMOS 反相器分析 💡
知识回顾：一个基本的 CMOS 反相器由一个 pMOS 管（上拉）和一个 nMOS 管（下拉）串联组成，它们的栅极相连作为输入 Vin，漏极相连作为输出 Vout。
3.1 直流传输特性 (DC Transfer Characteristics) 【核心考点】
直流传输特性曲线（VTC, Voltage Transfer Curve）描述了在输入电压 Vin 从 0 扫描到 的过程中，输出电压 Vout 的变化情况。我们可以将整个曲线划分为五个区域，每个区域中 pMOS 和 nMOS 管处于不同的工作状态。
[图 43: CMOS 反相器的 VTC 曲线及五个工作区域划分] ![[Pic/Pasted image 20251008213902.png]]
【核心考点】 反相器的开关阈值电压 被定义为 的点。在该点，pMOS 和 nMOS 同时处于饱和区，并且流过它们的电流相等。
3.2 噪声容限 (Noise Margin) 【重点】
噪声容限是衡量一个逻辑门抵抗噪声能力的重要指标。
- : 逻辑门输出高电平时的最小电压。
- : 逻辑门输出低电平时的最大电压。
- : 逻辑门能正确识别为高电平的最小输入电压。
- : 逻辑门能正确识别为低电平的最大输入电压。
定义：
- 高电平噪声容限:
- 低电平噪声容限:
理想的 CMOS 反相器，, 。 和 是 VTC 曲线上斜率为 -1 的点。 ![[Pic/Pasted image 20251008215741.png]] [图 45: VTC 曲线与噪声容限的定义]
3.3 传输管与阈值损失 【重点】
- 传输管 (Pass Transistor)：单个 nMOS 或 pMOS 管可以用来作为开关，传输信号。
- 阈值损失 (Threshold Loss)：
- 一个 nMOS 管用于传输高电平（逻辑 "1"，即 ）时，当其源端（输出端）电压升高到 时，栅源电压 就等于 ，nMOS 将会关闭。因此，输出最高只能达到 ，这被称为弱 "1"。
- 类似地，一个 pMOS 管传输低电平（逻辑 "0"）时，输出最低只能达到 ，被称为弱 "0"。
- CMOS 传输门 (Transmission Gate)：为了避免阈值损失，我们将一个 nMOS 和一个 pMOS 并联起来，并用互补的控制信号来控制。它可以完美地传输 "0" 和 "1"。
[图 46: nMOS 传输管的阈值损失示意图]
本章小结 🎯
- I-V 特性：我们掌握了 MOS 晶体管的三个工作区域（截止、线性、饱和）及其判断条件和对应的电流方程。
- C-V 特性：我们了解了 MOS 管的寄生电容模型，它是电路性能分析的基础。
- 非理想效应：我们探讨了速度饱和、沟道长度调制、体效应、DIBL 和泄漏等关键的短沟道效应，理解了它们如何影响晶体管的实际性能。
- 直流传输特性：我们将晶体管知识应用于分析了 CMOS 反相器的 VTC 曲线、噪声容限，并理解了传输管的阈值损失问题。
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