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零、课程导论 🚀

0.1 课程定位与目标

欢迎来到《数字集成电路设计》课程！本课程是电子信息、集成电路等相关专业的基石。

【重点】课程关系：
- 前置课程《数字系统设计》：主要关注“用”芯片。它着重于数字逻辑理论，教你如何利用现有的数字逻辑芯片（如门电路、触发器、FPGA等）来构建一个完整的数字系统。这门课的视角是系统级的。
- 本课程《数字集成电路设计》：主要关注“造”芯片。我们将深入到芯片内部，聚焦于如何使用最基本的元件——MOS晶体管来设计和实现各类数字集成电路。我们将重点探讨物理层面的关键指标，如延时、功耗、互联、鲁棒性等，并理解其背后的物理原理。这门课的视角是晶体管级和物理级的。

0.2 教学内容概览 🗺️

本课程将系统性地讲解数字集成电路的设计原理与方法，主要包括以下核心模块：

引论：集成电路发展史、CMOS逻辑基础、设计流程与Verilog入门。
MOS晶体管原理：深入理解晶体管的I-V、C-V特性及工艺流程。
延时与功耗：数字IC设计的两大核心指标，学习其建模与计算方法。
互联与鲁棒性：分析导线效应，理解电路在不同工艺、电压、温度（PVT）下的稳定性。
组合与时序电路设计：从底层构建静态与动态逻辑，掌握锁存器与触发器。
子系统设计：数据通路、阵列子系统（存储器）及专用子系统（时钟、电源、IO）的设计。

0.3 授课方式与考核 ✍️

授课方式：以理论讲授为主，结合必要的 Verilog 代码编写实践。课堂会进行核心知识点的扩展，并强烈鼓励大家动手实践，“纸上得来终觉浅，绝知此事要躬行”。
- 实践工具：modelsim 等Verilog仿真软件。
【重点】考核方式：
- 考勤 (5%)：课前扫码签到。
- 平时作业 (35%)：包括课后习题和部分Verilog设计作业。
- 创意设计 (15%)：一个独立的综合Verilog设计报告，严禁抄袭。
- 期末考试 (45%)：开卷考试，但仅能携带一本教材。题型包括填空、选择、计算和设计题。

第一章：引论 🏛️

本章作为开篇，我们将一同回顾集成电路波澜壮阔的发展史，掌握其最核心的逻辑单元——CMOS的构成原理，了解现代IC的设计全流程，并初步接触硬件描述语言Verilog。

1.1 📜 集成电路的发展与回顾

1.1.1 什么是集成电路 (IC)？

【重点】定义：
集成电路 (Integrated Circuit, IC) 是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片上，封装在一个管壳内，用来执行特定电路或系统功能的电子元件。

我们通常所说的“芯片”，其内部包含了设计好的晶片，外部是用于保护和连接的封装（如图 11.1 所示）。 ![[Pic/Pasted image 20250917121210.png]] [图 11.1：芯片外观、内部晶片与局部微观结构] 【锐龙R9 9900x CPU开盖拆解-哔哩哔哩】 https://b23.tv/hZJ0yln

1.1.2 从真空管（电子管）到晶体管：IC的前夜

【了解】第一台电子计算机ENIAC (1946年)：
- 规模：由18000个电子管、7000个电阻、6000个继电器等构成。
- 物理尺寸：重达30吨，占地巨大。
- 性能：主频仅100KHz，功耗高达174KW，且平均无故障工作时间仅2.5小时。
- 结论：ENIAC的巨大成功与物理上的巨大瓶颈，预示着电子技术必须寻求一场革命性的突破。
【重点】晶体管的发明 (1947年)：
- J. Bardeen, W. Shockley, W. Brattain 在贝尔实验室发明了第一个点接触晶体管。
- 核心意义：开创了从电子管时代迈向晶体管时代的道路，为微型化、低功耗、高可靠性的电子设备奠定了基础。他们因此荣获1956年诺贝尔物理学奖。

1.1.3 IC的诞生与演进

【了解】第一块集成电路 (1958年)：
- 德州仪器公司的 Jack Kilby 成功将少量晶体管、电阻、电容等元件集成在一块锗片上，构成了第一块简单的IC。这标志着“集成”思想的实现。
【重点】平面制造工艺 (1959年)：
- 仙童半导体公司的 Robert Noyce 提出了平面工艺，利用在二氧化硅（）绝缘层上淀积导电膜（铝）来实现元器件之间的互连。
- 核心意义：奠定了批量制造单片集成电路的基础，是IC能够工业化、大规模生产的关键技术。
【重点】MOSFET与CMOS的崛起：
- 电子器件演进三部曲
- 第一只MOSFET (1960年)：解决了关键的界面态问题，使得结构更简单、功耗更低、更易于集成的MOS晶体管成为可能。
- 第一块CMOS晶体管 (1963年)：由仙童公司的Wanlass和Sah提出，它将两种不同类型的MOS管（PMOS和NMOS）结合起来，极大地降低了静态功耗。
- 核心结论：
【了解】从微处理器到SoC：
- Intel 4004 (1971年)：世界上第一块商用微处理器，集成了2300个晶体管，采用NMOS工艺。
- 70年代-80年代：微米级工艺，设计以晶体管级/标准单元互连为主。
- 现代SoC (System-on-a-Chip)：进入深亚微米/纳米时代，设计变得极其复杂。其特点是：
  - 以多核处理器为核心。
  - 集成了数字信号处理、图形处理等多种功能。
  - 片上集成了大容量存储和多种高速IO接口。
  - 设计依赖于IP复用、软硬件协同设计。

1.1.4 摩尔定律：驱动IC产业的黄金法则

【核心考点】摩尔定律 (Moore's Law)：
- 提出：1965年由Intel创始人之一戈登·摩尔 (Gordon Moore) 提出。
- 原始表述：芯片上的晶体管数目每隔18-24个月翻一番。
- 引申含义：芯片的性能大致每18-24个月翻一番，或者说价格下降一半。
- 本质：摩尔定律并非一个物理定律，而是一个对半导体产业发展速度的观察和预测。它既是客观技术演进的体现，也成为了整个行业自我驱动、不断挑战技术极限的主观推动力。
- 后摩尔时代：随着特征尺寸缩小至纳米级别，漏电流、量子效应等物理瓶颈日益凸显，摩尔定律的传统路径逐渐放缓。新的发展方向转向系统级封装 (SiP)、新材料、新器件结构（如GAA）和专用计算架构（如DSA）。

1.1.5 设计方法学的革命

【重点】思考：为何能用旧电脑设计出新芯片？
- 我们用电脑（由芯片构成）来设计性能更高的芯片。这个看似“鸡生蛋，蛋生鸡”的问题，其答案在于集成电路设计方法学和EDA（电子设计自动化）工具的巨大发展。
- SPICE (1960年代末)：加州大学伯克利分校开发的电路仿真程序，是电路分析的基石，使得设计师可以在制造前精确预测电路性能。
- 极简设计规则 (Lambda Rules)：林恩·康伟 (Lynn Conway) 提出将晶体管最小尺寸的一半定义为，所有设计参数都表示为的整数倍，极大地简化了设计和工艺的接口，降低了设计难度，促进了EDA工具的快速发展。

1.2 💡 MOS晶体管与CMOS逻辑

1.2.1 半导体基础

【了解】硅 (Si)：是地壳中储量丰富的元素，其晶体结构稳定，是制造IC的主要材料。纯净硅是不良导体。
【重点】掺杂 (Doping)：通过在硅晶格中引入少量杂质，可以极大地改变其导电性。
- N型半导体：掺入五价元素（如砷As），提供自由电子，电子是多数载流子。
- P型半导体：掺入三价元素（如硼B），产生空穴，空穴是多数载流子。

1.2.2 MOS晶体管 (MOSFET)

【重点】基本结构：MOSFET全称为金属-氧化物-半导体场效应晶体管，其结构类似一个三明治，由栅极(Gate)、源极(Source)、漏极(Drain) 和 衬底(Bulk/Substrate) 构成。
- 工作原理：通过在栅极上施加电压（电场），来控制源极和漏极之间沟道的导通或关断，从而控制电流的流动。
【核心考点】两种类型：nMOS & pMOS
- nMOS：在P型衬底上制作两个N+区（源/漏）。栅极为高电压（逻辑'1'）时，沟道导通。
- pMOS：在N型衬底上制作两个P+区（源/漏）。栅极为低电压（逻辑'0'）时，沟道导通。
- 这两种晶体管的行为是互补的，这是构建CMOS电路的基础。 ![[Pic/Pasted image 20250917171535.png]] [图 30.1：nMOS与pMOS晶体管结构示意图]

1.2.3 CMOS逻辑

【核心考点】CMOS (Complementary MOS) 逻辑：
- 优点：由于上拉和下拉网络不同时导通，所以在静态时（输入不变化时）几乎没有从VDD到GND的直流电流通路，因此静态功耗极低。这是CMOS技术成为主流的关键原因。
【核心考点】CMOS反相器 (Inverter)
- 这是最基本的CMOS逻辑门，由一个pMOS和一个nMOS串联构成，它们的栅极连接在一起作为输入A，漏极连接在一起作为输出Z（如图 32.1 所示）。
- 工作原理：
  - 当输入A为低电平'0'：pMOS导通（上拉网络工作），nMOS截止。输出Z被上拉到VDD，输出为高电平'1'。
  - 当输入A为高电平'1'：pMOS截止，nMOS导通（下拉网络工作）。输出Z被下拉到GND，输出为低电平'0'。
- 版图 (Layout)：CMOS反相器的物理实现版图展示了不同材料层（如多晶硅、金属、扩散区）的几何形状和布局（如图 34.1 所示）。简化电路模型是怎么来的 ![[Pic/Pasted image 20250917171727.png]] [图 32.1：CMOS反相器电路图、逻辑符号及简化模型] ![[Pic/Pasted image 20250917173132.png]] [图 34.1：CMOS反相器版图] 版图
【重点】组合逻辑门
- NAND（与非门）：
  - 下拉网络：nMOS串联。只有当所有输入都为'1'时，下拉网络才导通。
  - 上拉网络：pMOS并联。只要有任何一个输入为'0'，上拉网络就导通。
  - ![[Pic/Pasted image 20250917175713.png]]
- NOR（或非门）：
  - 下拉网络：nMOS并联。只要有任何一个输入为'1'，下拉网络就导通。
  - 上拉网络：pMOS串联。只有当所有输入都为'0'时，上拉网络才导通。
  - ![[Pic/Pasted image 20250917175733.png]]
- 复合门 (Compound Gate)：遵循对偶原则，例如实现 Y = not((A·B) + (C·D))，其下拉网络由(A串联B)与(C串联D)并联构成，上拉网络则为对偶结构。具体复合门设计流程
【重点】传输门 (Transmission Gate)
- 问题：单个nMOS能良好地传输'0'（强0），但传输'1'时会有电压损失（弱1）；pMOS反之（强1，弱0）。
- 解决方案：将一个nMOS和一个pMOS并联，并用互补的控制信号（g和gb）同时控制它们。
- 优点：可以无损失地传输'0'和'1'，是一个近乎理想的开关。 ![[Pic/Pasted image 20250917220716.png]]
【核心考点】三态门 (Tristate Gate)
- 背景问题：在现代数字系统中，常常需要多个设备（如CPU、内存、外设）共享同一条数据线，我们称之为总线 (Bus)。如果所有设备都使用普通的逻辑门连接到总线上，一旦出现一个设备想输出'1'（驱动总线到VDD），而另一个设备想输出'0'（驱动总线到GND）的情况，就会造成电源和地之间的直接短路，这种灾难性的情况被称为总线冲突 (Bus Contention)。
- 解决方案：三态门通过引入第三种状态——高阻态 (High-Impedance, 'Z') 来解决这个问题。
- 基本结构：三态门比普通逻辑门多一个使能 (Enable, EN) 控制输入。
  - 当EN有效时，它是一个正常的逻辑门（如缓冲器或反相器）。
  - 当EN无效时，其输出进入高阻态 'Z'。
- 【重点】三态反相器的CMOS实现
  - 这是在标准CMOS反相器的基础上，通过串联两个额外的控制MOS管实现的（如图 44.1 所示）。
  - 工作原理：
    - 使能 (EN=1)：两个额外的控制管（一个PMOS，一个NMOS）都导通，此时电路就是一个标准的反相器，Y = not(A)。
    - 高阻 (EN=0)：两个额外的控制管都截止，同时切断了输出Y到VDD的上拉通路和到GND的下拉通路，使输出Y进入高阻态。 ![[Pic/Pasted image 20250917222442.png]]
- 【核心考点】三态门 vs. 传输门
  - 这是一个至关重要的区别。虽然两者都能实现信号的“通”与“断”，但它们的本质完全不同。
  - 驱动能力：三态门有强大的驱动能力，它是一个完整的、可以再生信号的逻辑门，适用于驱动负载电容很大的总线。而传输门没有驱动能力，它只是一个被动的开关，用于在电路内部传递信号，不适合驱动大负载。
  - 信号流向：三态门是单向的，而传输门是双向的。
  - 一句话总结：三态门是“带开关的发动机”，传输门是“纯粹的开关阀门”。
【重点】时序电路 (Sequential Circuits)
- 知识回顾：组合电路的输出仅取决于当前的输入；而时序电路的输出不仅取决于当前输入，还取决于电路之前的状态，它具有记忆性。
- 锁存器 (Latch)：
  - 特性：电平敏感 (level-sensitive)。当时钟CLK为某个有效电平时（如高电平），输出Q会跟随输入D的变化（透明状态）；当CLK为无效电平时，输出Q保持之前的值（锁存状态）。
  - ![[Pic/Pasted image 20250917222728.png]]
- 【核心考点】触发器 (Flip-Flop)：
  - 特性：边沿触发 (edge-triggered)。输出Q只在时钟CLK的上升沿或下降沿发生变化，采样当时的输入D值。
  - 主从结构：一个基本的边沿触发器通常由两个锁存器（主锁存器和从锁存器）串联构成，使用反相的时钟信号控制，从而实现在时钟边沿进行数据锁存和传递。
  - 优点：相比锁存器，触发器对时钟毛刺不敏感，时序行为更稳定、可预测，是现代同步数字系统中最核心的存储单元。
  - ![[Pic/Pasted image 20250917222749.png]]

1.3 🏗️ 集成电路设计流程和工具

【重点】设计层次 (Y-Chart)：一个IC设计可以从三个维度（或域）来描述，这三者之间可以相互转换：
- 行为域 (Behavioral)：要做什么 (What)。描述电路的功能和算法，如 c = a + b。
- 结构域 (Structural)：要怎么做 (How)。描述电路由哪些子模块以及它们之间的连接关系构成，如用全加器实现加法。
- 物理域 (Physical)：要放在哪里 (Where)。描述电路在芯片上的几何布局和布线。
- 设计过程：本质上就是一个从行为域，经过结构域，最终实现到物理域的过程。
【重点】设计方法学：
- 自顶向下 (Top-down)：从最高层的系统行为定义开始，逐步将系统划分为子模块，再对子模块进行细化，直至最终的物理实现。这是现代大规模、复杂数字IC设计的主流方法。
- 自底向上 (Bottom-up)：从最基础的单元（如标准单元库）设计开始，逐步将它们组合成更大的功能模块，最终构成整个系统。在模拟IC设计和标准单元库开发中较为常用。
【重点】数字IC设计全流程（Top-down）
1. 系统及功能设计：定义芯片规格、架构。
2. 行为级/RTL设计：使用硬件描述语言（HDL，如Verilog）描述电路功能，即代码编写。
3. 逻辑综合 (Synthesis)：使用EDA工具将RTL代码自动转换为由标准逻辑门（与门、或门、触发器等）组成的门级网表 (Netlist)。
4. 功能和时序检查：仿真验证门级网表的功能是否与RTL设计一致，并进行静态时序分析（STA）。
5. 自动布局布线 (Place & Route)：将门级网表映射到实际的物理版图，确定每个逻辑门的位置并连接它们。
6. 物理验证 (Physical Verification)：检查版图是否符合制造工艺的规则（DRC）以及版图与电路图是否一致（LVS）。
7. 制版流片 (Tape-out)：生成用于光刻制造的掩膜数据。
【了解】常用EDA工具：
- HDL仿真：Synopsys VCS, Cadence Xcelium
- 逻辑综合：Synopsys Design Compiler (DC), Cadence Genus
- 布局布线：Synopsys IC Compiler (ICC/ICC2), Cadence Innovus
- 物理验证：Siemens Calibre

1.4 💻 Verilog设计与仿真基础

Verilog是一种硬件描述语言（HDL），用于描述数字电路的行为和结构。

【重点】基本结构：Verilog设计的基本单元是module。

verilog

module module_name (
    // 端口列表: input, output, inout
);
    // 信号声明: reg, wire, parameter
    // 功能描述: initial, always, assign 语句
    // 模块例化
endmodule

【核心考点】数据类型：wire vs. reg
- wire (线网型)：代表物理连线，它本身不存储值，其值由驱动它的元件决定。必须有驱动源。主要用于连接模块或由assign语句赋值。
- reg (寄存器型)：代表一个存储单元，它可以保持一个值，直到下一次被赋值。它不一定被综合成物理上的寄存器（触发器）。
- 关键规则：在always或initial块内部被赋值的信号，必须声明为reg类型。
【核心考点】赋值语句：阻塞 (=) vs. 非阻塞 (<=)
- 阻塞赋值 (=)：
  - 行为：串行执行。当前语句执行完毕并更新左值后，才会执行下一条语句。
  - 应用：主要用于描述组合逻辑。
- 非阻塞赋值 (<=)：
  - 行为：并行执行。在一个always块中，所有非阻塞赋值语句在同一个时间点计算右侧表达式，然后在块结束时同时更新左侧的值。
  - 应用：主要用于描述时序逻辑（如寄存器、触发器）。
- 黄金法则：
  1. 描述时序逻辑（always @(posedge clk)），使用非阻塞赋值<=。
  2. 描述组合逻辑（always @(*)），使用阻塞赋值=。
  3. 不要在同一个always块中混用两者。
【核心考点】always块与锁存器 (Latch) 推断
- 组合逻辑 (always @(*)): 敏感列表@(*)表示块内任何右值的变化都会触发该块的重新计算。
  - 重要：在组合逻辑的always块中，如果if语句没有else，或者case语句没有覆盖所有可能情况且没有default，综合器会为了“记住”之前未定义情况下的状态，而推断出锁存器 (Latch)。在大多数设计中，无意中产生的Latch是有害的，应极力避免。
- 时序逻辑 (always @(posedge clk)): 敏感列表是时钟边沿，用于描述触发器等同步元件。在时序逻辑中，if没有else是合法的，它表示在不满足条件时，寄存器保持原值。
【重点】同步与异步复位
- 同步复位：复位信号只在时钟有效沿起作用。复位信号在always块的敏感列表中没有。 always @(posedge clock)
- 异步复位：复位信号的任何有效变化（通常是下降沿negedge）都会立即触发复位，与时钟无关。复位信号在always块的敏感列表中有。 always @(posedge clock or negedge nrst)

✅ 本章要点与作业

本章要点：
1. 【重点】 熟练掌握CMOS基本逻辑门（反相器、与非门、或非门）的晶体管级构成。
2. 【了解】 熟悉CMOS基本逻辑门的版图结构。
3. 【核心考点】 理解并能运用Verilog描述基本的组合与时序逻辑，特别是wire/reg和=/<=的区别。
作业：
1. 课后习题 1.6, 1.10, 1.16(a)(b)。
2. 选做：使用Verilog设计并仿真验证以下卡诺图所代表的逻辑功能。

[图 77.1：作业用卡诺图]

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零、课程导论 🚀

0.1 课程定位与目标

0.2 教学内容概览 🗺️

0.3 授课方式与考核 ✍️

第一章：引论 🏛️

1.1 📜 集成电路的发展与回顾

1.1.1 什么是集成电路 (IC)？

1.1.2 从真空管（电子管）到晶体管：IC的前夜

1.1.3 IC的诞生与演进

1.1.4 摩尔定律：驱动IC产业的黄金法则

1.1.5 设计方法学的革命

1.2 💡 MOS晶体管与CMOS逻辑

1.2.1 半导体基础

1.2.2 MOS晶体管 (MOSFET)

1.2.3 CMOS逻辑

1.3 🏗️ 集成电路设计流程和工具

1.4 💻 Verilog设计与仿真基础

✅ 本章要点与作业

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0.1 课程定位与目标 ​

0.2 教学内容概览 🗺️ ​

0.3 授课方式与考核 ✍️ ​

第一章：引论 🏛️ ​

1.1 📜 集成电路的发展与回顾 ​

1.1.1 什么是集成电路 (IC)？ ​

1.1.2 从真空管（电子管）到晶体管：IC的前夜 ​

1.1.3 IC的诞生与演进 ​

1.1.4 摩尔定律：驱动IC产业的黄金法则 ​

1.1.5 设计方法学的革命 ​

1.2 💡 MOS晶体管与CMOS逻辑 ​

1.2.1 半导体基础 ​

1.2.2 MOS晶体管 (MOSFET) ​

1.2.3 CMOS逻辑 ​

1.3 🏗️ 集成电路设计流程和工具 ​

1.4 💻 Verilog设计与仿真基础 ​

✅ 本章要点与作业 ​

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0.3 授课方式与考核 ✍️

第一章：引论 🏛️

1.1 📜 集成电路的发展与回顾

1.1.1 什么是集成电路 (IC)？

1.1.2 从真空管（电子管）到晶体管：IC的前夜

1.1.3 IC的诞生与演进

1.1.4 摩尔定律：驱动IC产业的黄金法则

1.1.5 设计方法学的革命

1.2 💡 MOS晶体管与CMOS逻辑

1.2.1 半导体基础

1.2.2 MOS晶体管 (MOSFET)

1.2.3 CMOS逻辑

1.3 🏗️ 集成电路设计流程和工具

1.4 💻 Verilog设计与仿真基础

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